Intel在全新的酷睿Ultra 200系列上史无前例地使用了台积电的N3B制程工艺，以大幅度改善处理器的电气性能、尤其是能耗比。制程工艺如同灵丹妙药让科技企业趋之若鹜——今年下半年发布的苹果新一代iPhone，将使用最为先进的2nm制程工艺……而你又真的知道这些nm是怎么定义的吗？

制程工艺进程速览

1971年，金属氧化物半导体场效应管（即MOSFET）的制程工艺为10µm——µm是长度单位微米的符号，1微米的长度是1米的一百万分之一；1974年升级到6µm、1981年推进到1µm，然后进入nm（纳米）时代，1987年制程工艺升级到800nm、也称作0.8µm，到了1991年就发展到了180nm，进而是2003年的90nm、2005年的65nm、2007年的45nm、2012年的22nm，接着就是2014年推进到时至今日都不算落伍的14nm，2018年制程工艺推进到了7nm、也就是当今世界先进制程的分水岭，这个以上为成熟制程、以下则是先进制程；从去年开始顶级旗舰手机的SOC、先进处理器的制程工艺则正式演进到了3nm的水平上。

Intel 1971年发布的第一颗微处理器4004就是采用10µm制程工艺生产

制程工艺的那点猫腻

其实现今的制程工艺都是有猫腻的，标称的大多是“等效值”，再说白点就是“我定义的制程工艺相当于多少nm”，这是因为各家对先进制程工艺如何定义有差异，而且为了商业竞争让自己“听起来更加先进”，所以“虚标”就成为了行业准则，一如当年推动PR（Performance Ratio、能效比）一样。

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标准之争

传统派：以前大家都沿用栅极间距（Contacted Poly Pitch）衡量，举个栗子，Intel的14nm栅极间距70nm vs TSMC 7nm栅极间距 57nm，是不是一下就没有那么大差距了？

新势力：引入最小金属间距（Minimum Metal Pitch）当做密度衡量标准，比如三星3nm宣称最小金属间距为16nm MMP，实则仅部分区域达标。

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偷梁换柱的把戏

混合密度：除了标准之外，芯片制造企业还将高密度SRAM单元与逻辑单元加权计算，这样会显得密度更大，比如TSMC N3制程工艺就宣称达到了惊人的290 MTr/mm²，但实际逻辑区仅170 MTr/mm²；

动态调整：同一节点下移动端芯片密度比HPC芯片高35%，但是厂商直接用最高值代表整体水平，这样“混淆视听”的方式确实听起来更加先进了。

比大小？那要看数字是谁定义的！

具体到目前主要的芯片制造企业，我们就以TSMC、三星和Intel举例来看看。

TSMC：节点魔术师

N5到N3的障眼法：N5实际晶体管密度127 MTr/mm²，N3提升至195 MTr/mm²，但命名跳过4nm直接进入3nm时代；

衍生节点策略：推出N4P/N4X等变体，将5nm优化工艺包装成"4nm家族"，性能提升仅8%却收割市场溢价。

三星：激进的风险玩家

3nm GAA陷阱：全球首个宣称量产的3GAAE工艺，实际密度仅170 MTr/mm²，反被TSMC N3E以202 MTr/mm²后发制人；

4nm文字游戏：4LPP制程工艺实为5nm优化版，通过调整鳍片高度获得6%功耗优化，却以全新节点名义收费。

Intel：新规则新玩法

新命名新规则：Intel 18A制程工艺（等效1.8nm）密度为238 MTr / mm²，对标TSMC N2工艺（等效2nm）的313 MTr / mm²，其中SRAM密度为31.8Mb/mm²，而TSMC N2的SRAM密度为37.9Mb/mm²；

艾米时代前瞻：Intel 20A制程工艺将引入PowerVia背面供电，并将采用Å（艾米）取代nm（纳米）标识——1Å = 0.1nm。

说了这么多，如果你不懂也没关系，超级简版的意思就是：3nm≠3nm，各家对于自家工艺的晶体管密度、SDRAM密度，甚至是密度单位用栅极间距还是最小金属间距都有着自己的标准认知。尤其是进入3nm时代，大家的晶体管能效比提升幅度远远小于前几代制程工艺的进程变化，千万不要认为谁数字大谁赢——厂商已经发展到了自定义数字的地步了，在这个魔法对轰的时代，大家不要轻易相信老王卖瓜的故事。

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